3.Low level design
- Low level design là bước thiết kế sâu bên trong IP core. Bước này yêu cầu làm cụ thể các khối con bên trong một Block Diagram, thực hiện các bản vẽ các cổng logic để mô tả hành vi bên trong khối con. Low level design gồm các bước vẽ ra Block interface, Gate-level analyzation, Timing diagram.
- Block inteface yêu cầu các khối con trong IP core có mô tả về port cụ thể nhằm chia bài toán lớn thành các bài toán con giúp việc code bằng ngôn ngư mô tả phần cứng verilog, VHDL thực hiện dễ dàng hơn.
* Ví dụ về các khối con bên trong bộ FIFO.
* Ví dụ về các khối con bên trong bộ Timer 32bit.
- Gate-level analyzation là bước phân tích các thiết kế của các IP core con sang dưới dạng cổng logic hay mạch logic tổ hợp, logic tuần tự ( chủ yếu sử dụng D-FlipFlop).
* Ví dụ Gate-level của Count Block trong IP core Timer 32bit.
- Low level design là bước thiết kế sâu bên trong IP core. Bước này yêu cầu làm cụ thể các khối con bên trong một Block Diagram, thực hiện các bản vẽ các cổng logic để mô tả hành vi bên trong khối con. Low level design gồm các bước vẽ ra Block interface, Gate-level analyzation, Timing diagram.
- Block inteface yêu cầu các khối con trong IP core có mô tả về port cụ thể nhằm chia bài toán lớn thành các bài toán con giúp việc code bằng ngôn ngư mô tả phần cứng verilog, VHDL thực hiện dễ dàng hơn.
* Ví dụ về các khối con bên trong bộ FIFO.
* Ví dụ về các khối con bên trong bộ Timer 32bit.
- Gate-level analyzation là bước phân tích các thiết kế của các IP core con sang dưới dạng cổng logic hay mạch logic tổ hợp, logic tuần tự ( chủ yếu sử dụng D-FlipFlop).
* Ví dụ Gate-level của Count Block trong IP core Timer 32bit.
còn tiếp